LMK04828BISQE NOPB clock generator PLL frequency synthesizer package WQFN 64 lot number 21-Perceptive Electronic Components

LMK04828BISQE NOPB clock generator PLL frequency synthesizer package WQFN 64 lot number 21

Опубликованное время: 2022-11-24 14:11:27

Семейство устройств LMK0482x отличается гибкостью в соответствии со многими требованиями к применению.

Overview

Семейство устройств LMK0482x обладает гибкостью, чтобы соответствовать многим требованиям приложений. Типичный вариант использования for LMK0482x: as a cascaded dual loop jitter cleaner для систем JESD204B. Однако традиционные (не JESD204B) системы возможны с использованием большого делителя SYSREF для получения низкой частоты. Обратите внимание, что пока часы устройства выводят (DCLKoutX) не предоставляют выходы LVCMOS, OSCout можно использовать для предоставлять выходы LVCMOS на частоте DCLKout6 или DCLKout8 с использованием мультиплексора обратной связи.

В дополнение к работе с двойным циклом, при включении различных блоков LMK0482x может быть настроен для одно<диапазонного style="font-family: 宋体;font-size: 16px"> loop или clock distribution modes.

p style=";text-align:justify;text-justify:inter-ideograph">

Jitter Cleaning

Двухконтурная архитектура ФАПЧ семейства LMK0482x обеспечивает самая низкая производительность джиттера в широком диапазоне

выходных частот и полос пропускания интеграции фазового шума. ФАПЧ первого этапа (PLL1) управляется внешним

reference clock и использует внешний VCXO или настраиваемый кристалл для provide a frequency precic, низкая фаза нетise
опорный тактовый сигнал для ФАПЧ умножения частоты второго этапа (PLL2).
PLL1 обычно использует узкую полосу пропускания контура (обычно от 10 Гц до 200 Гц) для сохранения точности частоты the
опорный входной сигнал тактового сигнала, в то же время подавляя фазовый шум с более высокой частотой смещения, который

reference clock могли накапливаться на своем пути или из других цепей. This "cleaned" reference clock

обеспечивает эталонный вход для PLL2.

Ссылка на низкий фазовый шум, предоставляемая PLL2, позволяет PLL2 работать с a wide loop bandwidth (обычно 50
kHz to 200 kHz). Полоса пропускания контура для PLL2 выбрана таким образом, чтобы воспользоваться преимуществами превосходной высокой частоты смещения
профиль фазового шума внутреннего ГУН и хороший фазовый шум с низкой частотой смещения reference VCXO or
tunable crystal.
Сверхнизкий джиттер достигается за счет того, что внешний VCXO или фазовый шум Crystal доминирует над конечным выходом
фазовый шум на низких частотах смещения и фазовый шум внутреннего ГУН доминируют над конечной выходной фазой
noise на высоких частотах смещения. Это приводит к наилучшему общему фазовому шуму и джиттеру.

JEDEC JESD204B Support
Семейство LMK0482x обеспечивает поддержку JEDEC JESD204B
. LMK0482x будет
clock до 7 JESD204B
targets с использованием 7 часов устройства (DCLKoutX) и 7 тактов SYSREF (SDCLKoutY). Часы каждого устройства сгруппированы
with a SYSREF clock.
Также можно перепрограммировать часы SYSREF так, чтобы они вели себя как дополнительные часы устройства для приложений, которые имеют
non-JESD204B требования к часам.

Три избыточных эталонных входа PLL1 (CLKin0/CLKin0*, CLKin1/CLKin1* и CLKin2/CLKin2*)
Семейство LMK0482x имеет до трех ссылокce тактовые входы для PLL1. Это CLKin0, CLKin1 и CLKin2.
Активные часы выбираются на основе CLKin_SEL_MODE. Автоматическое или ручное переключение может происходить междуinputs.
CLKin0, CLKin1 и CLKin2 имеют собственные разделители PLL1 R.
CLKin1 используется для использования в качестве внешней обратной связи с 0-задержкой (FBCLKin) или для использования с внешним VCO (Fin).
CLKin2 является общим для использования в качестве OSCout. Вамse powerdown OSCout, см. VCO_MUX, OSCout_MUX,OSCout_FMT .
Быстрое ручное переключение между эталонными часами возможно с помощью внешних выводов CLKin_SEL0 и CLKin_SEL1.